FPGA基礎知識極簡教程(7)詳解亞穩態與跨時鐘域傳輸 | 農藥百科
![FPGA基礎知識極簡教程(7)詳解亞穩態與跨時鐘域傳輸](https://i.imgur.com/WMTbIbA.jpg)
2020年6月16日—在這種類型的傳輸中,您仍然會受到Metastability的影響,但是該文章中描述的解決方案在這種情況下非常有效。您需要做的就是將數據“兩級同步”,如下圖 ...
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這篇文章主要是對過去對於亞穩態以及跨時鐘域傳輸問題的一次總結,作爲這個系列博文的一次梳理吧。 注:微信公衆號也會更新,歡迎大家關注,我有了新文章會通過微信公衆號推送通知大家,讓你有選擇的看到我的最新動態。
個人微信公衆號: FPGA LAB 正文 FPGA或ASIC中的傳播延遲在以前秋招的時候,我常常遇到時序分析的題目,其中全英文的題目中出現過傳播延遲這個單詞,即:Propagation Delay! 當然 ,如果你讀慣了中文的表達,例如我們常常遇到這樣的說法,門延遲,佈線延遲等等,這時當你遇到了Propagation Delay的時候也許會不確定是什麼東西,是Tco?還是Tlogic?還是什麼?等等,Forget it !這就會影響你分析問題的狀態!
今天這裏給出明確的定義:
Propagation Delay is the amount of time it takes for a signal to travel from a source to a destination.
意思是傳播延遲是信號從源觸發器到目的觸發器所需要的時間!這一看不就是邏輯延遲加上佈線延遲嗎?
確實如此!
在FPGA或ASIC內部,到處都有成千上萬的細線。 當您實際將電線的物理長度加在一起時,它們很容易超過一英尺長( 經驗法則是,信號可以在一納秒內傳輸一英尺的導線。),考慮到芯片有多小,這非常驚人。 此外,您的代碼執行的每個邏輯都需要一定的延遲時間。 由於確實存在這些延遲,因此數字設計人員需要了解它們如何影響FPGA或ASIC。
如下圖爲傳播延遲示意圖:
傳播延遲對時序邏輯至關重要。 我們知道,時序邏輯是由時鐘驅動的邏輯。 在上圖中,有兩個觸發器,它們之...